Lines Matching refs:RegId
193 return readIntRegFlat(flattenRegId(RegId(IntRegClass,
199 return readIntRegFlat(flattenRegId(RegId(IntRegClass,
206 return readFloatRegFlat(flattenRegId(RegId(FloatRegClass,
211 readVecReg(const RegId& id) const override
220 getWritableVecReg(const RegId& id) override
229 readVec8BitLaneReg(const RegId& id) const override
237 readVec16BitLaneReg(const RegId& id) const override
245 readVec32BitLaneReg(const RegId& id) const override
253 readVec64BitLaneReg(const RegId& id) const override
261 setVecLane(const RegId& reg,
267 setVecLane(const RegId& reg,
273 setVecLane(const RegId& reg,
279 setVecLane(const RegId& reg,
287 readVecElem(const RegId& reg) const override
293 readVecPredReg(const RegId& id) const override
299 getWritableVecPredReg(const RegId& id) override
307 return readCCRegFlat(flattenRegId(RegId(CCRegClass,
315 setIntRegFlat(flattenRegId(RegId(IntRegClass, reg_idx)).index(), val);
321 setFloatRegFlat(flattenRegId(RegId(FloatRegClass,
326 setVecReg(const RegId& reg, const VecRegContainer& val) override
332 setVecElem(const RegId& reg, const VecElem& val) override
338 setVecPredReg(const RegId& reg,
347 setCCRegFlat(flattenRegId(RegId(CCRegClass, reg_idx)).index(), val);
405 RegId flattenRegId(const RegId& regId) const override;