Lines Matching defs:val

262                const LaneData<LaneSize::Byte>& val) override
264 return setVecLaneFlat(flattenRegId(reg).index(), reg.elemIndex(), val);
268 const LaneData<LaneSize::TwoByte>& val) override
270 return setVecLaneFlat(flattenRegId(reg).index(), reg.elemIndex(), val);
274 const LaneData<LaneSize::FourByte>& val) override
276 return setVecLaneFlat(flattenRegId(reg).index(), reg.elemIndex(), val);
280 const LaneData<LaneSize::EightByte>& val) override
282 return setVecLaneFlat(flattenRegId(reg).index(), reg.elemIndex(), val);
313 setIntReg(RegIndex reg_idx, RegVal val) override
315 setIntRegFlat(flattenRegId(RegId(IntRegClass, reg_idx)).index(), val);
319 setFloatReg(RegIndex reg_idx, RegVal val) override
322 reg_idx)).index(), val);
326 setVecReg(const RegId& reg, const VecRegContainer& val) override
328 setVecRegFlat(flattenRegId(reg).index(), val);
332 setVecElem(const RegId& reg, const VecElem& val) override
334 setVecElemFlat(flattenRegId(reg).index(), reg.elemIndex(), val);
339 const VecPredRegContainer& val) override
341 setVecPredRegFlat(flattenRegId(reg).index(), val);
345 setCCReg(RegIndex reg_idx, RegVal val) override
347 setCCRegFlat(flattenRegId(RegId(CCRegClass, reg_idx)).index(), val);
358 void pcState(const TheISA::PCState &val) override;
360 void pcStateNoRecord(const TheISA::PCState &val) override;
399 void setMiscRegNoEffect(RegIndex misc_reg, RegVal val) override;
403 void setMiscReg(RegIndex misc_reg, RegVal val) override;
451 void setIntRegFlat(RegIndex idx, RegVal val) override;
454 void setFloatRegFlat(RegIndex idx, RegVal val) override;
459 void setVecRegFlat(RegIndex idx, const VecRegContainer& val) override;
471 setVecLaneFlat(int idx, int lId, const LD& val)
473 cpu->template setArchVecLane(idx, lId, thread->threadId(), val);
479 const VecElem& val) override;
484 const VecPredRegContainer& val) override;
487 void setCCRegFlat(RegIndex idx, RegVal val) override;