Searched refs:RiscvISA (Results 26 - 46 of 46) sorted by relevance

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/gem5/src/arch/riscv/
H A Dpagetable.hh41 namespace RiscvISA { namespace
H A Disa.hh56 namespace RiscvISA namespace
101 } // namespace RiscvISA
H A Dremote_gdb.cc149 using namespace RiscvISA;
H A Disa.cc41 #include "params/RiscvISA.hh"
45 namespace RiscvISA namespace
201 RiscvISA::ISA *
204 return new RiscvISA::ISA(this);
H A Dstacktrace.cc38 namespace RiscvISA { namespace
130 } // namespace RiscvISA
H A Dstacktrace.hh45 namespace RiscvISA namespace
136 } // namespace RiscvISA
H A Dtlb.cc58 using namespace RiscvISA;
80 RiscvISA::PTE *
110 RiscvISA::PTE*
392 RiscvISA::PTE &
403 RiscvISA::TLB *
H A Dutility.hh62 namespace RiscvISA namespace
194 } // namespace RiscvISA
H A Dlocked_mem.hh64 namespace RiscvISA namespace
143 } // namespace RiscvISA
H A Dinterrupts.hh48 namespace RiscvISA { namespace
151 } // namespace RiscvISA
H A Dfaults.hh44 namespace RiscvISA namespace
251 } // namespace RiscvISA
H A Dfaults.cc44 namespace RiscvISA namespace
197 } // namespace RiscvISA
H A Dpra_constants.hh37 namespace RiscvISA namespace
328 } // namespace RiscvISA
H A Dprocess.cc62 using namespace RiscvISA;
H A Dregisters.hh66 namespace RiscvISA { namespace
/gem5/src/arch/riscv/linux/
H A Dlinux.hh198 RiscvISA::copyRegs(ptc, ctc);
200 ctc->setIntReg(RiscvISA::ThreadPointerReg, tls);
202 ctc->setIntReg(RiscvISA::StackPointerReg, stack);
370 RiscvISA::copyRegs(ptc, ctc);
372 ctc->setIntReg(RiscvISA::StackPointerReg, stack);
H A Dprocess.cc53 using namespace RiscvISA;
/gem5/src/arch/riscv/insts/
H A Dstatic_inst.hh43 namespace RiscvISA namespace
H A Damo.hh41 namespace RiscvISA namespace
H A Damo.cc43 namespace RiscvISA namespace
/gem5/src/cpu/
H A DBaseCPU.py105 from m5.objects.RiscvISA import RiscvISA as ArchISA
107 ArchISAsParam = VectorParam.RiscvISA

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