dev/arm/gic_v2.hh

218     uint32_t& getIntEnabled(ContextID ctx, uint32_t ix) {
220             return getBankedRegs(ctx).intEnabled;
231     uint32_t& getPendingInt(ContextID ctx, uint32_t ix) {
234             return getBankedRegs(ctx).pendingInt;
245     uint32_t& getActiveInt(ContextID ctx, uint32_t ix) {
248             return getBankedRegs(ctx).activeInt;
259     uint32_t& getIntGroup(ContextID ctx, uint32_t ix) {
262             return getBankedRegs(ctx).intGroup;
277     uint8_t& getIntPriority(ContextID ctx, uint32_t ix) {
280             return getBankedRegs(ctx).intPriority[ix];
289     uint8_t getIntConfig(ContextID ctx, uint32_t ix) {
301     uint8_t getCpuTarget(ContextID ctx, uint32_t ix) {
302         assert(ctx < sys->numRunningContexts());
310                 ctx_mask = ctx;
313                 ctx_mask = power(2, ctx);
325     bool isLevelSensitive(ContextID ctx, uint32_t ix) {
329             return bits(getIntConfig(ctx, ix), 1) == 0;
333     bool isGroup0(ContextID ctx, uint32_t int_num) {
334         const uint32_t group_reg = getIntGroup(ctx, intNumToWord(int_num));
348     bool isFiq(ContextID ctx, uint32_t int_num) {
349         const bool is_group0 = isGroup0(ctx, int_num);
350         const bool use_fiq = cpuControl[ctx].fiqEn;
362     bool cpuEnabled(ContextID ctx) const {
363         return cpuControl[ctx].enableGrp0 ||
364                cpuControl[ctx].enableGrp1;
403     void softInt(ContextID ctx, SWI swi);
421     void clearInt(ContextID ctx, uint32_t int_num);
480     uint32_t readDistributor(ContextID ctx, Addr daddr,
482     uint32_t readDistributor(ContextID ctx, Addr daddr) override {
483         return readDistributor(ctx, daddr, 4);
490     uint32_t readCpu(ContextID ctx, Addr daddr) override;
496     void writeDistributor(ContextID ctx, Addr daddr,
498     void writeDistributor(ContextID ctx, Addr daddr,
500         return writeDistributor(ctx, daddr, data, 4);
507     void writeCpu(ContextID ctx, Addr daddr, uint32_t data) override;