Lines Matching defs:_is_dram

93     bool   _is_dram,
98 if (_is_dram && _is_cell) {
100 } else if (_is_dram && _is_wl_tr) {
102 } else if (!_is_dram && _is_cell) {
117 bool _is_dram,
123 if ((_is_dram) && (_is_cell)) {
125 } else if ((_is_dram) && (_is_wl_tr)) {
127 } else if ((!_is_dram) && _is_cell) {
144 bool _is_dram,
150 if ((_is_dram) && (_is_cell)) {
152 } else if ((_is_dram) && (_is_wl_tr)) {
154 } else if ((!_is_dram) && _is_cell) {
214 bool _is_dram,
219 if ((_is_dram) && (_is_cell)) {
221 } else if ((_is_dram) && (_is_wl_tr)) {
223 } else if ((!_is_dram) && _is_cell) {
242 bool _is_dram,
247 if ((_is_dram) && (_is_cell)) {
249 } else if ((_is_dram) && (_is_wl_tr)) {
251 } else if ((!_is_dram) && (_is_cell)) {
263 bool _is_dram,
266 if ((_is_dram) && (_is_wl_tr)) { //DRAM wordline transistor
303 bool _is_dram,
308 if ((!_is_dram) && (_is_cell)) { //SRAM cell access transistor
310 } else if ((_is_dram) && (_is_wl_tr)) { //DRAM wordline transistor
321 bool _is_dram,
326 if ((!_is_dram) && (_is_cell)) { //SRAM cell access transistor
328 } else if ((_is_dram) && (_is_wl_tr)) { //DRAM wordline transistor
351 bool _is_dram,
356 if ((!_is_dram) && (_is_cell)) { //SRAM cell access transistor
358 } else if ((_is_dram) && (_is_wl_tr)) { //DRAM wordline transistor
368 bool _is_dram,
373 if ((!_is_dram) && (_is_cell)) { //SRAM cell access transistor
375 } else if ((_is_dram) && (_is_wl_tr)) { //DRAM wordline transistor
385 bool _is_dram,
390 if ((!_is_dram) && (_is_cell)) { //SRAM cell access transistor
392 } else if ((_is_dram) && (_is_wl_tr)) { //DRAM wordline transistor
405 bool _is_dram,
410 double nmos_leak = simplified_nmos_leakage(nWidth, _is_dram, _is_cell, _is_wl_tr);
411 double pmos_leak = simplified_pmos_leakage(pWidth, _is_dram, _is_cell, _is_wl_tr);
505 bool _is_dram,
510 double nmos_leak = cmos_Ig_n(nWidth, _is_dram, _is_cell, _is_wl_tr);
511 double pmos_leak = cmos_Ig_p(pWidth, _is_dram, _is_cell, _is_wl_tr);