102,104c102,106
< 'IntRegOp0': ('IntReg', 'udw', 'param0', 'IsInteger', 1),
< 'IntRegOp1': ('IntReg', 'udw', 'param1', 'IsInteger', 2),
< 'IntRegOp2': ('IntReg', 'udw', 'param2', 'IsInteger', 2),
---
> 'Base': ('IntReg', 'uqw', 'base', 'IsInteger', 4),
> 'Index': ('IntReg', 'uqw', 'index', 'IsInteger', 5),
> 'Data': ('IntReg', 'uqw', 'data', 'IsInteger', 6),
> 'RIP': ('NPC', 'uqw', None, (None, None, 'IsControl'), 10),
> 'Mem': ('Mem', 'uqw', None, ('IsMemRef', 'IsLoad', 'IsStore'), 100)