50a51,53
> #Immediate Value operand
> 'IntImm': ('IntReg', 'uw', 'INTIMM', 'IsInteger', 3),
>
56,57c59,60
< 'HI': ('IntReg', 'uw','MipsISA::HI', 'IsInteger', 6),
< 'LO': ('IntReg', 'uw','MipsISA::LO', 'IsInteger', 7),
---
> 'LO0': ('IntReg', 'uw','MipsISA::LO', 'IsInteger', 6),
> 'HI0': ('IntReg', 'uw','MipsISA::HI', 'IsInteger', 7),
59,60c62,66
< #Immediate Value operand
< 'IntImm': ('IntReg', 'uw', 'INTIMM', 'IsInteger', 3),
---
> #Bitfield-dependent HI/LO Register Access
> 'LO_RD_SEL': ('IntReg','uw','MipsISA::DSPLo0 + ACDST*3', None, 6),
> 'HI_RD_SEL': ('IntReg','uw','MipsISA::DSPHi0 + ACDST*3', None, 7),
> 'LO_RS_SEL': ('IntReg','uw','MipsISA::DSPLo0 + ACSRC*3', None, 6),
> 'HI_RS_SEL': ('IntReg','uw','MipsISA::DSPHi0 + ACSRC*3', None, 7),
61a68,82
> #DSP Special Purpose Integer Operands
> 'DSPControl': ('IntReg', 'uw', 'MipsISA::DSPControl', None, 8),
> 'DSPLo0': ('IntReg', 'uw', 'MipsISA::LO', None, 1),
> 'DSPHi0': ('IntReg', 'uw', 'MipsISA::HI', None, 1),
> 'DSPACX0': ('IntReg', 'uw', 'MipsISA::DSPACX0', None, 1),
> 'DSPLo1': ('IntReg', 'uw', 'MipsISA::DSPLo1', None, 1),
> 'DSPHi1': ('IntReg', 'uw', 'MipsISA::DSPHi1', None, 1),
> 'DSPACX1': ('IntReg', 'uw', 'MipsISA::DSPACX1', None, 1),
> 'DSPLo2': ('IntReg', 'uw', 'MipsISA::DSPLo2', None, 1),
> 'DSPHi2': ('IntReg', 'uw', 'MipsISA::DSPHi2', None, 1),
> 'DSPACX2': ('IntReg', 'uw', 'MipsISA::DSPACX2', None, 1),
> 'DSPLo3': ('IntReg', 'uw', 'MipsISA::DSPLo3', None, 1),
> 'DSPHi3': ('IntReg', 'uw', 'MipsISA::DSPHi3', None, 1),
> 'DSPACX3': ('IntReg', 'uw', 'MipsISA::DSPACX3', None, 1),
>
68c89
< #Special Floating Point Control Reg Operands
---
> #Special Purpose Floating Point Control Reg Operands
75c96
< #Operands For Paired Singles FP Operations
---
> #Operands For Paired Singles FP Operations
84a106,139
> #Status Control Reg
> 'Status': ('ControlReg', 'uw', 'MipsISA::Status', None, 1),
>
> #Special cases for when a Control Register Access is dependent on
> #a combination of bitfield indices (handles MTCO & MFCO)
> 'CP0_RD_SEL': ('ControlReg', 'uw', 'RD << 3 | SEL', None, 1),
>
> #MT Control Regs
> 'MVPConf0': ('ControlReg', 'uw', 'MipsISA::MVPConf0', None, 1),
> 'MVPControl': ('ControlReg', 'uw', 'MipsISA::MVPControl', None, 1),
> 'TCBind': ('ControlReg', 'uw', 'MipsISA::TCBind', None, 1),
> 'TCStatus': ('ControlReg', 'uw', 'MipsISA::TCStatus', None, 1),
> 'TCRestart': ('ControlReg', 'uw', 'MipsISA::TCRestart', None, 1),
> 'VPEConf0': ('ControlReg', 'uw', 'MipsISA::VPEConf0', None, 1),
> 'VPEControl': ('ControlReg', 'uw', 'MipsISA::VPEControl', None, 1),
> 'YQMask': ('ControlReg', 'uw', 'MipsISA::YQMask', None, 1),
>
> # named bitfields of Control Regs
> 'Status_IE': ('ControlBitfield', 'uw', 'MipsISA::Status', None, 1),
> 'Status_ERL': ('ControlBitfield', 'uw', 'MipsISA::Status', None, 1),
> 'Status_EXL': ('ControlBitfield', 'uw', 'MipsISA::Status', None, 1),
> 'Status_CU3': ('ControlBitfield', 'uw', 'MipsISA::Status', None, 1),
> 'Status_CU2': ('ControlBitfield', 'uw', 'MipsISA::Status', None, 1),
> 'Status_CU1': ('ControlBitfield', 'uw', 'MipsISA::Status', None, 1),
> 'Status_CU0': ('ControlBitfield', 'uw', 'MipsISA::Status', None, 1),
> 'SRSCtl_HSS': ('ControlBitfield', 'uw', 'MipsISA::SRSCtl', None, 4),
> 'SRSCtl_PSS': ('ControlBitfield', 'uw', 'MipsISA::SRSCtl', None, 4),
> 'SRSCtl_CSS': ('ControlBitfield', 'uw', 'MipsISA::SRSCtl', None, 4),
> 'Config_AR': ('ControlBitfield', 'uw', 'MipsISA::Config', None, 3),
>
> # named bitfields of Debug Regs
> 'Debug_DM': ('ControlBitfield', 'uw', 'MipsISA::Debug', None, 1),
> 'Debug_IEXI': ('ControlBitfield', 'uw', 'MipsISA::Debug', None, 1),
>
89,90c144,145
< 'NPC': ('NPC', 'uw', None, ( None, None, 'IsControl' ), 4),
< 'NNPC':('NNPC', 'uw', None, ( None, None, 'IsControl' ), 4)
---
> 'NPC': ('NPC', 'uw', None, 'IsControl', 4),
> 'NNPC':('NNPC', 'uw', None, 'IsControl', 4)