2c2
< // Copyright (c) 2010 ARM Limited
---
> // Copyright (c) 2010-2013 ARM Limited
82a83,103
> aarch64Read = '''
> ((xc->%(func)s(this, %(op_idx)s)) & mask(intWidth))
> '''
> aarch64Write = '''
> xc->%(func)s(this, %(op_idx)s, (%(final_val)s) & mask(intWidth))
> '''
> aarchX64Read = '''
> ((xc->%(func)s(this, %(op_idx)s)) & mask(aarch64 ? 64 : 32))
> '''
> aarchX64Write = '''
> xc->%(func)s(this, %(op_idx)s, (%(final_val)s) & mask(aarch64 ? 64 : 32))
> '''
> aarchW64Read = '''
> ((xc->%(func)s(this, %(op_idx)s)) & mask(32))
> '''
> aarchW64Write = '''
> xc->%(func)s(this, %(op_idx)s, (%(final_val)s) & mask(32))
> '''
> cntrlNsBankedWrite = '''
> xc->setMiscReg(flattenMiscRegNsBanked(dest, xc->tcBase()), %(final_val)s)
> '''
83a105,108
> cntrlNsBankedRead = '''
> xc->readMiscReg(flattenMiscRegNsBanked(op1, xc->tcBase()))
> '''
>
101a127,138
> def intReg64(idx):
> return ('IntReg', 'ud', idx, 'IsInteger', srtNormal,
> aarch64Read, aarch64Write)
>
> def intRegX64(idx, id = srtNormal):
> return ('IntReg', 'ud', idx, 'IsInteger', id,
> aarchX64Read, aarchX64Write)
>
> def intRegW64(idx, id = srtNormal):
> return ('IntReg', 'ud', idx, 'IsInteger', id,
> aarchW64Read, aarchW64Write)
>
122a160,165
> def cntrlNsBankedReg(idx, id = srtNormal, type = 'uw'):
> return ('ControlReg', type, idx, (None, None, 'IsControl'), id, cntrlNsBankedRead, cntrlNsBankedWrite)
>
> def cntrlNsBankedReg64(idx, id = srtNormal, type = 'ud'):
> return ('ControlReg', type, idx, (None, None, 'IsControl'), id, cntrlNsBankedRead, cntrlNsBankedWrite)
>
127c170
< return ('PCState', 'uw', idx, (None, None, 'IsControl'), id)
---
> return ('PCState', 'ud', idx, (None, None, 'IsControl'), id)
132a176,178
> 'Dest64': intReg64('dest'),
> 'XDest': intRegX64('dest'),
> 'WDest': intRegW64('dest'),
135a182,183
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> 'FDest2': floatReg('dest2'),
136a185,186
> 'XResult': intRegX64('result'),
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137a188
> 'XOffset': intRegX64('offset'),
142a194,202
> 'Op164': intReg64('op1'),
> 'Op264': intReg64('op2'),
> 'Op364': intReg64('op3'),
> 'XOp1': intRegX64('op1'),
> 'XOp2': intRegX64('op2'),
> 'XOp3': intRegX64('op3'),
> 'WOp1': intRegW64('op1'),
> 'WOp2': intRegW64('op2'),
> 'WOp3': intRegW64('op3'),
149a210
> 'DecodedBankedIntReg': intRegNPC('decodeMrsMsrBankedIntRegIndex(byteMask, r)'),
150a212
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> 'X2': intRegX64('2'),
> 'X3': intRegX64('3'),
232a299,380
> # Create AArch64 unpacked view of the FP registers
> 'AA64FpOp1P0': floatReg('((op1 * 4) + 0)'),
> 'AA64FpOp1P1': floatReg('((op1 * 4) + 1)'),
> 'AA64FpOp1P2': floatReg('((op1 * 4) + 2)'),
> 'AA64FpOp1P3': floatReg('((op1 * 4) + 3)'),
> 'AA64FpOp2P0': floatReg('((op2 * 4) + 0)'),
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> 'AA64FpOp3P0': floatReg('((op3 * 4) + 0)'),
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> 'AA64FpDestP0': floatReg('((dest * 4) + 0)'),
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> 'AA64FpDest2P0': floatReg('((dest2 * 4) + 0)'),
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>
> 'AA64FpOp1P0V0': floatReg('((((op1+0)) * 4) + 0)'),
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>
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>
> 'AA64FpOp1P0V2': floatReg('((((op1+2)) * 4) + 0)'),
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>
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> 'AA64FpOp1P3V3': floatReg('((((op1+3)) * 4) + 3)'),
>
> 'AA64FpOp1P0V0S': floatReg('((((op1+0)%32) * 4) + 0)'),
> 'AA64FpOp1P1V0S': floatReg('((((op1+0)%32) * 4) + 1)'),
> 'AA64FpOp1P2V0S': floatReg('((((op1+0)%32) * 4) + 2)'),
> 'AA64FpOp1P3V0S': floatReg('((((op1+0)%32) * 4) + 3)'),
>
> 'AA64FpOp1P0V1S': floatReg('((((op1+1)%32) * 4) + 0)'),
> 'AA64FpOp1P1V1S': floatReg('((((op1+1)%32) * 4) + 1)'),
> 'AA64FpOp1P2V1S': floatReg('((((op1+1)%32) * 4) + 2)'),
> 'AA64FpOp1P3V1S': floatReg('((((op1+1)%32) * 4) + 3)'),
>
> 'AA64FpOp1P0V2S': floatReg('((((op1+2)%32) * 4) + 0)'),
> 'AA64FpOp1P1V2S': floatReg('((((op1+2)%32) * 4) + 1)'),
> 'AA64FpOp1P2V2S': floatReg('((((op1+2)%32) * 4) + 2)'),
> 'AA64FpOp1P3V2S': floatReg('((((op1+2)%32) * 4) + 3)'),
>
> 'AA64FpOp1P0V3S': floatReg('((((op1+3)%32) * 4) + 0)'),
> 'AA64FpOp1P1V3S': floatReg('((((op1+3)%32) * 4) + 1)'),
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>
> 'AA64FpDestP0V0': floatReg('((((dest+0)) * 4) + 0)'),
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>
> 'AA64FpDestP0V1': floatReg('((((dest+1)) * 4) + 0)'),
> 'AA64FpDestP1V1': floatReg('((((dest+1)) * 4) + 1)'),
> 'AA64FpDestP2V1': floatReg('((((dest+1)) * 4) + 2)'),
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>
> 'AA64FpDestP0V0L': floatReg('((((dest+0)%32) * 4) + 0)'),
> 'AA64FpDestP1V0L': floatReg('((((dest+0)%32) * 4) + 1)'),
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> 'AA64FpDestP3V0L': floatReg('((((dest+0)%32) * 4) + 3)'),
>
> 'AA64FpDestP0V1L': floatReg('((((dest+1)%32) * 4) + 0)'),
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> 'AA64FpDestP3V1L': floatReg('((((dest+1)%32) * 4) + 3)'),
>
235a384,387
> 'MiscNsBankedDest': cntrlNsBankedReg('dest'),
> 'MiscNsBankedOp1': cntrlNsBankedReg('op1'),
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250a415
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257a427
> 'XURc' : intRegX64('urc'),
262a433
> 'RawPC': pcStateReg('pc', srtPC),
< // Copyright (c) 2010 ARM Limited
---
> // Copyright (c) 2010-2013 ARM Limited
82a83,103
> aarch64Read = '''
> ((xc->%(func)s(this, %(op_idx)s)) & mask(intWidth))
> '''
> aarch64Write = '''
> xc->%(func)s(this, %(op_idx)s, (%(final_val)s) & mask(intWidth))
> '''
> aarchX64Read = '''
> ((xc->%(func)s(this, %(op_idx)s)) & mask(aarch64 ? 64 : 32))
> '''
> aarchX64Write = '''
> xc->%(func)s(this, %(op_idx)s, (%(final_val)s) & mask(aarch64 ? 64 : 32))
> '''
> aarchW64Read = '''
> ((xc->%(func)s(this, %(op_idx)s)) & mask(32))
> '''
> aarchW64Write = '''
> xc->%(func)s(this, %(op_idx)s, (%(final_val)s) & mask(32))
> '''
> cntrlNsBankedWrite = '''
> xc->setMiscReg(flattenMiscRegNsBanked(dest, xc->tcBase()), %(final_val)s)
> '''
83a105,108
> cntrlNsBankedRead = '''
> xc->readMiscReg(flattenMiscRegNsBanked(op1, xc->tcBase()))
> '''
>
101a127,138
> def intReg64(idx):
> return ('IntReg', 'ud', idx, 'IsInteger', srtNormal,
> aarch64Read, aarch64Write)
>
> def intRegX64(idx, id = srtNormal):
> return ('IntReg', 'ud', idx, 'IsInteger', id,
> aarchX64Read, aarchX64Write)
>
> def intRegW64(idx, id = srtNormal):
> return ('IntReg', 'ud', idx, 'IsInteger', id,
> aarchW64Read, aarchW64Write)
>
122a160,165
> def cntrlNsBankedReg(idx, id = srtNormal, type = 'uw'):
> return ('ControlReg', type, idx, (None, None, 'IsControl'), id, cntrlNsBankedRead, cntrlNsBankedWrite)
>
> def cntrlNsBankedReg64(idx, id = srtNormal, type = 'ud'):
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>
127c170
< return ('PCState', 'uw', idx, (None, None, 'IsControl'), id)
---
> return ('PCState', 'ud', idx, (None, None, 'IsControl'), id)
132a176,178
> 'Dest64': intReg64('dest'),
> 'XDest': intRegX64('dest'),
> 'WDest': intRegW64('dest'),
135a182,183
> 'XDest2': intRegX64('dest2'),
> 'FDest2': floatReg('dest2'),
136a185,186
> 'XResult': intRegX64('result'),
> 'XBase': intRegX64('base', id = srtBase),
137a188
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142a194,202
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> 'WOp1': intRegW64('op1'),
> 'WOp2': intRegW64('op2'),
> 'WOp3': intRegW64('op3'),
149a210
> 'DecodedBankedIntReg': intRegNPC('decodeMrsMsrBankedIntRegIndex(byteMask, r)'),
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> 'X3': intRegX64('3'),
232a299,380
> # Create AArch64 unpacked view of the FP registers
> 'AA64FpOp1P0': floatReg('((op1 * 4) + 0)'),
> 'AA64FpOp1P1': floatReg('((op1 * 4) + 1)'),
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235a384,387
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> 'Dczid' : cntrlRegNC('MISCREG_DCZID_EL0'),
253a419,420
> 'XURa' : intRegX64('ura'),
> 'WURa' : intRegW64('ura'),
255a423
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256a425
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