172a173,175
> 'R1': ('IntReg', 'uw', '0', 'IsInteger', 3),
> 'R2': ('IntReg', 'uw', '1', 'IsInteger', 3),
> 'Rt' : ('IntReg', 'uw', 'RT', 'IsInteger', 3, maybePCRead, maybePCWrite),