cpu/o3/lsq_unit.hh

680     auto store_it = load_inst->sqIt;
681     assert (store_it >= storeWBIt);
683     while (store_it != storeWBIt) {
685         store_it--;
686         assert(store_it->valid());
687         assert(store_it->instruction()->seqNum < load_inst->seqNum);
688         int store_size = store_it->size();
693         if (store_size != 0 && !store_it->instruction()->strictlyOrdered() &&
694             !(store_it->request()->mainRequest() &&
695               store_it->request()->mainRequest()->isCacheMaintenance())) {
696             assert(store_it->instruction()->effAddrValid());
702             auto st_s = store_it->instruction()->effAddr;
714             if (!store_it->instruction()->isAtomic() &&
720                     store_it->instruction()->effAddr;
727                 if (store_it->isAllZeros())
732                         store_it->data() + shift_amt,
736                         "addr %#x\n", store_it._idx,
778                 (store_it->instruction()->isAtomic() &&
784                 if (store_it->completed()) {
796                     stallingStoreIsn = store_it->instruction()->seqNum;
811                         store_it._idx, req->mainRequest()->getVaddr());