cpu/o3/cpu.cc

1184 FullO3CPU<Impl>::setMiscRegNoEffect(int misc_reg, RegVal val, ThreadID tid)
1186     this->isa[tid]->setMiscRegNoEffect(misc_reg, val);
1191 FullO3CPU<Impl>::setMiscReg(int misc_reg, RegVal val, ThreadID tid)
1194     this->isa[tid]->setMiscReg(misc_reg, val, tcBase(tid));
1267 FullO3CPU<Impl>::setIntReg(PhysRegIdPtr phys_reg, RegVal val)
1270     regFile.setIntReg(phys_reg, val);
1275 FullO3CPU<Impl>::setFloatReg(PhysRegIdPtr phys_reg, RegVal val)
1278     regFile.setFloatReg(phys_reg, val);
1283 FullO3CPU<Impl>::setVecReg(PhysRegIdPtr phys_reg, const VecRegContainer& val)
1286     regFile.setVecReg(phys_reg, val);
1291 FullO3CPU<Impl>::setVecElem(PhysRegIdPtr phys_reg, const VecElem& val)
1294     regFile.setVecElem(phys_reg, val);
1300                                const VecPredRegContainer& val)
1303     regFile.setVecPredReg(phys_reg, val);
1308 FullO3CPU<Impl>::setCCReg(PhysRegIdPtr phys_reg, RegVal val)
1311     regFile.setCCReg(phys_reg, val);
1399 FullO3CPU<Impl>::setArchIntReg(int reg_idx, RegVal val, ThreadID tid)
1405     regFile.setIntReg(phys_reg, val);
1410 FullO3CPU<Impl>::setArchFloatReg(int reg_idx, RegVal val, ThreadID tid)
1416     regFile.setFloatReg(phys_reg, val);
1421 FullO3CPU<Impl>::setArchVecReg(int reg_idx, const VecRegContainer& val,
1426     setVecReg(phys_reg, val);
1432                                 const VecElem& val, ThreadID tid)
1436     setVecElem(phys_reg, val);
1441 FullO3CPU<Impl>::setArchVecPredReg(int reg_idx, const VecPredRegContainer& val,
1446     setVecPredReg(phys_reg, val);
1451 FullO3CPU<Impl>::setArchCCReg(int reg_idx, RegVal val, ThreadID tid)
1457     regFile.setCCReg(phys_reg, val);
1469 FullO3CPU<Impl>::pcState(const TheISA::PCState &val, ThreadID tid)
1471     commit.pcState(val, tid);