arch/arm/tlb.cc

78       isStage2(p->is_stage2), stage2Req(false), stage2DescReq(false), _attr(0),
106     if (stage2Mmu && !isStage2)
265     if (!isStage2 && isHyp) {
296     if (!isStage2 && !hyp) {
371     assert(!isStage2);
398         if (!isStage2 &&
588                     ArmFault::AlignmentFault, isStage2,
627     if (isStage2 && req->isPTWalk() && hcr.ptw &&
632             isStage2, tranMethod);
643                     ArmFault::AlignmentFault, isStage2,
656                 isStage2, tranMethod);
674                     isStage2, tranMethod);
679                     isStage2, tranMethod);
702     if (isStage2) {
768             isStage2, tranMethod);
776             isStage2 | !abt, tranMethod);
793     if (req->isCacheClean() && aarch64EL != EL0 && !isStage2) {
813     if (isStage2 && req->isPTWalk() && hcr.ptw &&
818             isStage2, ArmFault::LpaeTran);
831                     ArmFault::AlignmentFault, isStage2,
845                 isStage2, ArmFault::LpaeTran);
866     if (isStage2) {
999                 isStage2, ArmFault::LpaeTran);
1008                 isStage2, ArmFault::LpaeTran);
1065                  "flags %#lx tranType 0x%x\n", vaddr_tainted, mode, isStage2,
1083                     ArmFault::AlignmentFault, isStage2,
1090     if ((isStage2 && !hcr.vm) || (!isStage2 && !sctlr.m)) {
1110         if (isStage2 || hcr.dc == 0 || isSecure ||
1128                 "%d, innerAttrs: %d, outerAttrs: %d, isStage2: %d\n",
1130                 isStage2);
1137             isStage2 ? "IPA" : "VA", vaddr_tainted, asid);
1153                 "outerAttrs: %d, mtype: %d, isStage2: %d\n",
1155                 static_cast<uint8_t>(te->mtype), isStage2);
1181                     ArmFault::AlignmentFault, isStage2,
1255     translateComplete(req, tc, translation, mode, tranType, isStage2);
1299             ((tranType == curTranType) || isStage2)) {
1311     aarch64 = isStage2 ?
1353             stage2Req = isStage2 ||
1357             stage2DescReq = isStage2 ||  (hcr.vm && !isHyp && !isSecure &&
1359             directToStage2 = !isStage2 && stage2Req && !sctlr.m;
1405             stage2Req      = hcr.vm && !isStage2 && !isHyp && !isSecure &&
1407             stage2DescReq  = hcr.vm && !isStage2 && !isHyp && !isSecure;
1458     if (isStage2) {
1480                vaddr_tainted, ArmFault::PrefetchTLBMiss, isStage2);
1526     if (isStage2) {
1575             if (isStage2) {